
<html><head><meta http-equiv="content-type" content="text/html; charset=utf-8"></head><body dir="auto"><div><span></span></div><div><meta http-equiv="content-type" content="text/html; charset=utf-8">If you mean this RISCV (<a href="https://en.m.wikipedia.org/wiki/RISC-V">https://en.m.wikipedia.org/wiki/RISC-V</a>), then you need to change the code generator of the oberon compiler to generate RISCV instructions.<div><br><div>In my point, this is exactly the opposite of what Wirth wanted to reach with RISC-5. In his career he ported his compiler to quite some processors. But instead of porting the compiler over and over again to the myriads of processors out there, the idea was: keep the compiler constant and make it generate code for „his“ RISC-5 processor. By using FPGA, you then „only“ have to implement this processor on a chosen FPGA platform.</div><div><br><div><div>Jörg</div><div><br>Am 27.07.2018 um 12:09 schrieb Travis Ayres <<a href="mailto:trayres@gmail.com">trayres@gmail.com</a>>:<br><br></div><blockquote type="cite"><div><div dir="ltr">I realize this is a lot of work, but there's quite a bit of momentum for RISCV. What would need to be done to port Oberon?</div>

</div></blockquote><blockquote type="cite"><div><span>--</span><br><span><a href="mailto:Oberon@lists.inf.ethz.ch">Oberon@lists.inf.ethz.ch</a> mailing list for ETH Oberon and related systems</span><br><span><a href="https://lists.inf.ethz.ch/mailman/listinfo/oberon">https://lists.inf.ethz.ch/mailman/listinfo/oberon</a></span><br></div></blockquote></div></div></div></div></body></html>