<div dir="ltr"><div>Thank you again Chris.</div><div> I did not have the needed Pmods, I will build them, I hope some days from now, because buying them and waiting for them will be eternal with my country's conditions for both the pandemics (we are in a new lockdown) and customs policy (always blocking personal off-shore buyings).<br></div><div><br></div><div>Prof Pablo Cayuela</div><div>Argentina</div><div><br></div><div class="gmail_quote"><div dir="ltr" class="gmail_attr">On Tue, May 25, 2021 at 11:38 PM Chris Burrows <<a href="mailto:cfbsoftware@gmail.com">cfbsoftware@gmail.com</a>> wrote:<br></div><blockquote class="gmail_quote" style="margin:0px 0px 0px 0.8ex;border-left:1px solid rgb(204,204,204);padding-left:1ex">On Wed, May 26, 2021 at 5:21 AM Pablo Cayuela <<a href="mailto:pablo.cayuela@gmail.com" target="_blank">pablo.cayuela@gmail.com</a>> wrote:<br>
><br>
> I have the Nexys 4 with Cell RAM, not the DDR version that was renamed A7; all 3 has the same FPGA, but the one I have did not have the same pin assignment for peripherals on the constraint file.<br>
> I'm working in order to remap the Verilog original files from you to my board.<br>
> If you have any suggestions I'll check here on the list or in some days I will try the forum.<br>
><br>
> Thank you Chris for your great effort porting Oberon to these new boards.<br>
><br>
> Prof Pablo Cayuela<br>
> Argentina<br>
><br>
<br>
Digilent's documentation for both these boards is as excellent as<br>
usual which simplifies tasks like this. As far as I can see the pin<br>
assignments for the SD Card, VGA, USB HID and USB-RS232 peripherals<br>
are identical for both boards. The Switches, LEDs, Pushbuttons and<br>
Pmods JB and JC are all that need to be reassigned.<br>
<br>
I've now completed the remapping myself and will email you a<br>
constraints (XDC) file suitable for the Nexys 4 Rev B. I do not have<br>
that older board to test it myself so you should compare the mapping<br>
with your attempts so far and double-check it against the schematic<br>
before you proceed to generate a new bitstream file. You should be<br>
able to use all of the Project Oberon Workstation Verilog files that I<br>
provide for the Nexys A7-100T unchanged.<br>
<br>
Regards,<br>
Chris<br>
--<br>
<a href="mailto:Oberon@lists.inf.ethz.ch" target="_blank">Oberon@lists.inf.ethz.ch</a> mailing list for ETH Oberon and related systems<br>
<a href="https://lists.inf.ethz.ch/mailman/listinfo/oberon" rel="noreferrer" target="_blank">https://lists.inf.ethz.ch/mailman/listinfo/oberon</a><br>
</blockquote></div></div>