<div dir="auto">Please note that Walter Gallegos start a long discussion with many on the list, suggesting the use of DCM in the RISC5 Verilog design implemented on Xilinx FPGAs that gave the block.<div dir="auto"><br><div dir="auto">You could refer to:</div><div dir="auto"><a href="https://lists.inf.ethz.ch/pipermail/oberon/2016/008936.html">https://lists.inf.ethz.ch/pipermail/oberon/2016/008936.html</a><br></div><div dir="auto"><br></div><div dir="auto">Hope that you find that discussion illuminating on related topics of this new thread.</div><div dir="auto"><br></div><div dir="auto">Walter also published a VHDL version of Risc5 that I could share with you in case you're interested. Walter was not responding any email in the last 4 years, that's why I offer you the files.</div><div dir="auto"><br></div><div dir="auto">Best regards,</div><div dir="auto">Prof Pablo Cayuela</div><div dir="auto">Argentina<br><div dir="auto"><br><div class="gmail_quote" dir="auto"><div dir="ltr" class="gmail_attr">El vie., 13 de mayo de 2022 13:10, Hellwig Geisse <<a href="mailto:hellwig.geisse@mni.thm.de">hellwig.geisse@mni.thm.de</a>> escribió:<br></div><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">...<br>
You will have to use a "global clock buffer" to get clk onto<br>
the clock tree in order to clock flip-flops with it - maybe<br>
the synthesizer does insert one automatically. I don't know.<br>
I for one would use a DCM (digital clock manager); all FPGAs<br>
offer some variant of these. The statement above works for<br>
simulation, though... :-)<br>
<br>
Hellwig<br>
--<br></blockquote></div><div dir="auto"><br></div><div dir="auto"><br></div><div class="gmail_quote" dir="auto"><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"></blockquote></div></div></div></div></div>