<div dir="ltr">Hi all,<br>I am engaged in the project with Intel SCC chip where communication latency is important factor.<br>Now, according to RCCE inter-core Ping-Pong test, the minimum latency is 5 microseconds (see <a href="https://picasaweb.google.com/lh/photo/DP8vsfafDDHqcf_SZGzZMg?feat=directlink">this graph</a>: <a href="https://picasaweb.google.com/lh/photo/DP8vsfafDDHqcf_SZGzZMg?feat=directlink">https://picasaweb.google.com/lh/photo/DP8vsfafDDHqcf_SZGzZMg?feat=directlink</a>).<br>
But according to latency table for various memory accesses by Intel (see <a href="https://picasaweb.google.com/lh/photo/j-m4PkXxumRCoCQy3jmAuQ?feat=directlink">this table</a>: <a href="https://picasaweb.google.com/lh/photo/j-m4PkXxumRCoCQy3jmAuQ?feat=directlink">https://picasaweb.google.com/lh/photo/j-m4PkXxumRCoCQy3jmAuQ?feat=directlink</a>), the minimum latency (when accessing the local MPB with bypass) is measured in ~100 clocks, not microseconds.<br>
What is the reason for such a wide gap in RCCE implementation and hardware latency table?<br>I guess all kinds of memory access latency measurements is a must-know stuff for porting Barrelfish to SCC...<br>Thanks, KostaZ.<br>
</div>